6 月 11 日消息，新思科技（Synopsys）近日宣布推出全新的 DesignWare? Die-to-Die 控制器 IP 核，與公司現(xiàn)有的 112G USR/XSR PHY IP 核共同實現(xiàn)完整的 die-to-die IP 解決方案。該完整的 IP 解決方案可為開發(fā)者提供低延遲、高帶寬的 die-to-die 連接，以滿足高性能計算、人工智能（AI）和網(wǎng)絡(luò) SoC 對更大工作量和更快速數(shù)據(jù)傳送的需求。DesignWare Die-to-Die 控制器和 PHY IP 核是新思科技多裸晶芯片解決方案的一部分，由 HBM IP 和 3DIC Compiler 組成，可加速需要先進(jìn)封裝的 SoC 設(shè)計。
Arm 基礎(chǔ)架構(gòu)業(yè)務(wù)部產(chǎn)品管理總監(jiān) Jeff Defilippi 表示：“互連技術(shù)對于下一代高性能、定制化的基礎(chǔ)架構(gòu) SoC 越來越重要。新思科技 DesignWare Die-to-Die 控制器具有針對 AMBA CXS 的低延遲性和原生支持，可與 Arm Coherent Mesh Network 實現(xiàn)便捷集成，為我們的共同客戶提供多芯片 IP 解決方案，為下一代基礎(chǔ)架構(gòu)計算提供所需的更高擴(kuò)展性能和可操作選項?！?/p>
DesignWare Die-to-Die 控制器具有錯誤校正機(jī)制，如可選的前向錯誤校正和循環(huán)冗余校驗，以實現(xiàn)更高的數(shù)據(jù)完整性和鏈路可靠性。DesignWare Die-to-Die 控制器的靈活配置支持 AMBA? CXS 和 AXI 協(xié)議，可實現(xiàn)相干和非相干的數(shù)據(jù)通信，從而輕松集成到基于 Arm 的 SoC 和其他高性能 SoC 中。DesignWare Die-to-Die 控制器支持高達(dá) 1.8Tb/s PHY 帶寬，可實現(xiàn)強(qiáng)大的 die-to-die 連接以滿足 SoC 對高性能計算的需求。
新思科技 IP 營銷和戰(zhàn)略高級副總裁 John Koeter 表示：“裸片拆分和分解的趨勢下，需要超短和特短距離鏈接，以實現(xiàn)裸晶芯片之間的高數(shù)據(jù)速率連接。新思科技的完整 DesignWare Die-to-Die IP 解決方案提供超低延遲控制器和高性能 PHY，已被多家客戶所采用，協(xié)助開發(fā)者放心地將高質(zhì)量 IP 集成到多裸晶芯片 SoC 中，同時最大限度地降低集成風(fēng)險?！?/p>
新思科技廣泛的 DesignWare IP 核組合包括邏輯庫、嵌入式存儲器、IO、PVT 監(jiān)視器、嵌入式測試、模擬 IP、接口 IP、安全 IP、嵌入式處理器和子系統(tǒng)。為加速原型設(shè)計、軟件開發(fā)以及將 IP 核整合進(jìn)芯片，新思科技 IP Accelerated 計劃提供 IP 原型設(shè)計套件、IP 軟件開發(fā)套件和 IP 核子系統(tǒng)。我們對 IP 質(zhì)量的廣泛投資、全面的技術(shù)支持可使設(shè)計人員降低整合風(fēng)險，并加快上市時間。
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