10 月 27 日消息，先進封裝不是摩爾定律失效的救世主，也并非與先進工藝互斥的新技術(shù)路徑，其本質(zhì)意義是挖掘芯片制造過程中的潛能，將傳統(tǒng)封裝中被延緩的數(shù)據(jù)傳輸速度和被損耗的大量功耗，通過技術(shù)和結(jié)構(gòu)的創(chuàng)新極大程度的找回。
與前道先進工藝不斷迭代類似，“先進封裝”其實也是一個模糊和長期變化的概念，每個時代的“先進封裝”都意味著一次技術(shù)體系革新。例如，過去 DIP、SOP、TSOP、QFP、LQFP 等技術(shù)被看作傳統(tǒng)封裝時，BGA、CSP、FC、MCM (MCP) 等技術(shù)就會被稱為“先進封裝”。
而時下被廣泛提及的“先進封裝”，實際是一次平面封裝向 2.5D/3D 堆疊異構(gòu)集成封裝技術(shù)的升級躍遷。
緣起臺積
如今的“先進封裝”概念并非由封裝廠提出，其最早誕生于 2009 年的臺積電。當時臺積電團隊發(fā)現(xiàn)，在傳統(tǒng)封裝基板上的引線線寬超過 50μm，隨著邏輯芯片和存儲芯片之間的數(shù)據(jù)傳輸量越來越大，高線寬會導(dǎo)致整顆芯片約 40% 的傳輸速度和 60% 的功耗被白白浪費。
而假如用硅中介層來替代傳統(tǒng)基板，將邏輯芯片和存儲芯片等堆疊封裝，引線線寬能夠縮小至 0.4μm 以內(nèi)，被損耗的大部分傳輸速度和功耗都能被重新找回。
一位業(yè)內(nèi)人士告訴集微網(wǎng)，該團隊負責人與當時臺積電的董事長張忠謀針對先進封裝項目僅溝通了 1 小時左右，后者便給予了 400 人團隊布建和 1 億美元資本投入的承諾。基于使用硅中介層的 3D 堆疊，臺積電于 2012 年推出了 CoWoS 封裝技術(shù)，但由于成本較高而難以推廣。隨后又推出了主要針對手機芯片的 InFO 封裝技術(shù)，采用聚酰胺薄膜代替 CoWoS 中的硅中介層，從而降低了單位成本和封裝高度。
▲ 圖源：DIGITIMES
CoWoS 和 InFO 先進封裝解決方案，不僅為臺積電的先進工藝之虎插上雙翼，還幫助其與越來越多的客戶深度綁定。其中，臺積電先進封裝技術(shù)最著名的一“戰(zhàn)”便是吃光三星的蘋果 A 系列處理器代工訂單。
早在 2015 年時，蘋果的 A9 處理器還分別交由三星的 14nm 和臺積電的 16nm 代工。而一年之后，臺積電竟在沿用 16nm 工藝的前提下包攬了蘋果 A10 處理器的所有代工訂單。從分庭抗禮到獨霸天下，只因臺積電在 A10 芯片上全面啟用了自研的 InFO FOWLP 封裝技術(shù)，在邏輯工藝并沒有升級迭代的情況下，A10 芯片仍然實現(xiàn)了 40% 的性能提升，并延長 iPhone 的待機時間。
2016 年至今，臺積電先進工藝不斷下探的同時，先進封裝技術(shù)也在不斷升級，兩者的相輔相成讓蘋果、AMD、英偉達等國際巨頭都與臺積電形成了長期的深度綁定。
一步步坐實晶圓制造龍頭身份，臺積電的一舉一動顯然會牽扯著各方神經(jīng)，唯二能與之抗衡的 Intel 和三星也在晶圓制造后道的先進封裝領(lǐng)域展開大規(guī)模投資布局。
誰是主力？
臺積電下場發(fā)力封裝業(yè)務(wù)，三星跟進的 X-Cube 技術(shù)步步為營，Intel 基于先進封裝技術(shù)進行架構(gòu)變革，晶圓廠整齊的步伐彰顯出了芯片制造商對于性能和功耗的極致追求，同時也讓傳統(tǒng)封裝廠陷入尷尬境地。
▲ 圖源：三星 X-Cube 技術(shù)
究竟是封測廠拿不動“刀”了，還是晶圓廠要求太高了呢？其背后還與先進封裝本身的技術(shù)特征有關(guān)。
從技術(shù)角度來看，傳統(tǒng)封裝中的各類芯片都是水平互聯(lián)，而先進封裝中芯片堆疊后的互聯(lián)，以及芯片向下連接基板時，都需要一種垂直互聯(lián)的方式來提高系統(tǒng)的整合度和效能。目前，業(yè)界主要依靠 TSV（硅通孔）技術(shù)來實現(xiàn)。
TSV 技術(shù)通過在硅中介層上以蝕刻或激光的方式鉆孔，再以導(dǎo)電材料如銅、多晶硅、鎢等物質(zhì)填滿，堆疊的芯片便能通過被填充的硅通道實現(xiàn)垂直互聯(lián)。與以往的 IC 封裝鍵合和使用凸點的疊加技術(shù)相比，TSV 能夠使芯片在三維方向堆疊的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。在現(xiàn)有的先進封裝方案中，不論是臺積電的 CoWoS，還是 Intel 的 Foveros 3D 技術(shù)、三星的 X-Cube 技術(shù)，都需要用到 TSV 技術(shù)。
正是因為 TSV 技術(shù)對于時下的先進封裝各類體系不可或缺，加之晶圓廠在硅中介層制造上具有先天優(yōu)勢，因此主流晶圓廠的封裝事業(yè)部紛至沓來。
“由于技術(shù)和結(jié)構(gòu)的特殊性，先進封裝既需要晶圓制造工序，又需要常規(guī)封裝工序，這也意味著無論是晶圓廠還是封裝廠，要想進軍先進封裝事業(yè)就需要補充學(xué)習對方的長處。”一位先進封裝領(lǐng)域資深人士告訴集微網(wǎng)，“而由于晶圓制造業(yè)所涉及的學(xué)科數(shù)量、工藝工程的復(fù)雜程度都遠高于封裝業(yè)，因此晶圓制造廠學(xué)習封裝的技術(shù)難度，遠低于封裝廠學(xué)習晶圓制造的技術(shù)難度?！?/p>
既然是跨領(lǐng)域的技術(shù)，晶圓廠與封裝廠是否能夠在先進封裝領(lǐng)域繼續(xù)建立長期的分工合作關(guān)系呢？
一家臺系晶圓廠內(nèi)部人士指出，晶圓廠與封裝廠在先進封裝領(lǐng)域是無法建立長期合作關(guān)系的，原因包括以下兩點：
1、首先是良率不統(tǒng)一、責任難以劃分的問題。晶圓廠與封裝廠很難做到良率統(tǒng)一，倘若晶圓廠完成生產(chǎn)后再運輸?shù)椒庋b廠進行先進封裝，則芯片的最終良率需要由雙方共同負責，而由于兩者本身良率存在差異，故晶圓廠和封裝廠無法在良率不對等的情況下長期合作。
2、其次，先進封裝對于芯片效能的提升顯而易見，晶圓廠正憑此跑馬圈地，并期待與更多的大客戶形成深度綁定。也就是說，當掌握了領(lǐng)先業(yè)界的先進封裝技術(shù)時，晶圓廠能迎來更多、更穩(wěn)定的代工訂單。因此，主流晶圓廠很難再將如此重要的先進封裝任務(wù)放手交由封測廠。
晶圓廠的“入侵”勢必會在一定程度上擠壓封裝廠未來的業(yè)務(wù)成長空間，因此大陸外一線封裝廠也開始在先進封裝領(lǐng)域追逐角力。不過，封裝廠提及的“先進封裝”更為廣義化，其將倒裝（FC）、芯片尺寸封裝（CSP）、系統(tǒng)級封裝（SiP）以及基于玻璃等材料的晶圓級封裝（WLP）技術(shù)亦稱之為先進封裝。
封裝廠推動的先進封裝技術(shù)雖有所進步，但仍與晶圓廠所主導(dǎo)的先進封裝有所差距。以封裝廠的晶圓級封裝為例，在硅中介層的重布線層，不僅單位面積內(nèi) Die 的數(shù)量更高，其線寬的極限（1.8/1.8μm 及以下）也遠低于有機材質(zhì)或玻璃（4/4μm 及以上）。這也意味著，晶圓廠基于硅中介層的先進封裝技術(shù)將擁有更高的 D2D 互連密度。
前述臺系晶圓廠內(nèi)部人士告訴集微網(wǎng)：“超低線寬才是先進封裝的終極奧義，而目前只有晶圓廠能在硅中介層上將線寬降至 1.8/1.8μm 以下。至于為何一定是 1.8/1.8μm，這主要因為越來越多的芯片廠選擇將 CPU / GPU / TPU 與一個或多個高帶寬內(nèi)存（HBM）組合在一起進行先進封裝，而業(yè)界目前 HBM 對線寬的最低要求便是 1.8/1.8μm。”
大舞臺和更大的舞臺
先進封裝的技術(shù)創(chuàng)新一半體現(xiàn)在 2.5D/3D 堆疊，另一半還體現(xiàn)在異構(gòu)集成，兩者缺一不可。
倘若只談堆疊，早在 2006 年，三星就通過 TSV 技術(shù)就將 8 個 2Gb NAND Flash 堆疊封裝成同一顆芯片。而臺積電 CoWoS 技術(shù)的早期客戶賽靈思也僅是用四塊同樣的 FPGA 芯片堆疊，臺積電先進封裝團隊對此喜憂參半，喜的是有客戶愿意采用這項新技術(shù)，憂的是這種同質(zhì)堆疊無法讓 CoWoS 展現(xiàn)全部實力，直到迎來第一個使用 CoWoS 技術(shù)進行異構(gòu)集成的客戶華為海思，臺積電的這項先進封裝工藝才終于開始名聲大噪。
因此，基于 2.5D/3D 堆疊的異構(gòu)集成才是完整的先進封裝結(jié)構(gòu)。在這兩項特征的加持下，高端芯片是先進封裝的一個大舞臺。
5G、自動駕駛、人工智能和高性能計算等新應(yīng)用的蓬勃發(fā)展催生了海量數(shù)據(jù)，這些數(shù)據(jù)需要不僅需要在芯片內(nèi)部運算，還需要進行存儲。DDR 已經(jīng)很難提供芯片廠需要的高帶寬，IO 瓶頸越來越嚴重，于是芯片廠選擇將 CPU / GPU / TPU 與一個或多個高帶寬內(nèi)存（HBM）組合封裝，以使帶寬不再受制于芯片引腳的互聯(lián)數(shù)量，并帶來更低的延遲和功耗。
目前，AMD、英偉達、英特爾等芯片廠商的高端芯片都采用了先進封裝技術(shù)，且據(jù)業(yè)內(nèi)人士透露，目前幾乎所有在臺積電流片的高端 AI 芯片都會選擇 CoWoS 技術(shù)。
放眼未來，Chiplet 這一未來趨勢更將為先進封裝創(chuàng)造更大的舞臺。芯原股份董事長戴偉民曾多次在公開場合表示，并非每種芯片都需要尖端工藝，因為不是每一家公司都能負擔起 7nm、5nm 工藝的成本，于是 Chiplet 這種將不同工藝節(jié)點的 die 混封的新形態(tài)是未來芯片的重要趨勢之一。
戴偉民強調(diào)，封裝和接口對于 Chiplet 至關(guān)重要，臺積電的 CoWoS 技術(shù)和英特爾的 Foveros 3D 立體封裝技術(shù)都為 Chiplet 的發(fā)展奠定了基礎(chǔ)。
據(jù) Omdia 報告，Chiplet 處理器芯片的全球市場規(guī)模正在井噴式增長，預(yù)計到 2024 年會達到 58 億美元，2035 年則超過 570 億美元。
站上起跑線
在封測廠所定義的先進封裝中，長電科技等大陸廠商正與日月光、安靠等大廠齊頭并進。但在本文所探討的晶圓廠主導(dǎo)下的先進封裝層面，目前全球僅有臺積電、英特爾和三星能提供完整的先進封裝平臺，中國大陸晶圓廠仍站在起跑線外。
值得一提的是，中國大陸晶圓代工龍頭廠商似乎已經(jīng)釋放出積極信號。中芯國際資深副總裁張昕日前在 IC WORLD 大會上提及其 6 大平臺時指出：“公司先進封裝平臺將在 2.5D 領(lǐng)域提供全覆蓋 Interposer 方案，3D IC 提供 HBM/近存計算解決方案?！?/p>
晶圓廠布局先進封裝已是大勢所趨，對于先進工藝遭遇嚴重遏制的中芯國際而言，發(fā)力先進封裝不僅是順應(yīng)產(chǎn)業(yè)潮流，更是拉長戰(zhàn)線、提高自身業(yè)務(wù)水平的戰(zhàn)略需要。
先進封裝不僅將為中芯國際等大陸晶圓廠創(chuàng)造新的機遇，也將為上游的材料、設(shè)備以及 EDA 廠商帶來挑戰(zhàn)和發(fā)展機遇。以設(shè)備為例，中芯國際等晶圓廠布局先進封裝平臺需要用到大量的封測設(shè)備，例如貼片機、引線焊接設(shè)備等，而出于供應(yīng)鏈安全考慮，國產(chǎn)設(shè)備勢必將是未來的主要供應(yīng)商，上下游協(xié)同發(fā)展才能取得成功。
值得一提的是，本土設(shè)備廠商華封科技在先進封裝領(lǐng)域已經(jīng)有所斬獲，其貼片機設(shè)備已經(jīng)通過了臺積電、長電科技等廠商的技術(shù)驗證，并獲得了日月光、矽品、通富微電等頭部廠商的批量采購。
另外，在 EDA 方面，先進封裝作為一個新的領(lǐng)域，之前并沒有成熟的設(shè)計分析解決方案，使用傳統(tǒng)的、脫節(jié)的點工具和流程對設(shè)計收斂會帶來巨大的挑戰(zhàn)，而對信號、電源完整性分析的需求也隨著垂直堆疊的芯片而爆發(fā)式增長。因此，先進封裝需要用到前所未有的 EDA 平臺，這對于國產(chǎn) EDA 廠商而言是一個突圍的機會。
日前，本土 EDA 廠商芯和半導(dǎo)體舉行的年度用戶大會上，該公司 CEO 凌峰曾介紹稱，支持先進工藝、先進封裝一直以來是芯和半導(dǎo)體的產(chǎn)品方向。該公司推出的 IRIS、iModeler，及 Metis 系列產(chǎn)品均能夠完美的支持先進工藝和封裝。
不難看出，本土供應(yīng)商都已經(jīng)率先“聞”到了先進封裝這一重要技術(shù)趨勢，且先后開啟了相關(guān)業(yè)務(wù)布局。上游供應(yīng)商率先站上起跑線，晶圓廠緊隨其后，這種健康、符合產(chǎn)業(yè)邏輯的發(fā)展方式，為中國本土先進封裝技術(shù)奠定了基礎(chǔ)。
長久以來，晶圓制造一直是我國半導(dǎo)體產(chǎn)業(yè)的落后環(huán)節(jié)，封裝技術(shù)卻是大陸半導(dǎo)體行業(yè)中與全球頂尖技術(shù)之間差距最小的環(huán)節(jié)。在國際主流晶圓廠入局先進封裝后，封裝技術(shù)差距也有被進一步拉大的趨勢。在此情形下，本土晶圓廠在追趕先進工藝的同時，必須與國際主流廠商保持步調(diào)一致，否則未來中國半導(dǎo)體產(chǎn)業(yè)將面臨制造、封裝技術(shù)雙重落后的危機。
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