芯東西 12 月 24 日?qǐng)?bào)道，隨著芯片制程演進(jìn)愈加艱難，晶體管微縮正面臨物理極限的天花板。但英特爾、東京電子等芯片供應(yīng)鏈巨頭已將制程路線圖推進(jìn)到埃米一級(jí)（1 ?=0.1nm=10^-10 m），甚至計(jì)劃在原子級(jí)別上構(gòu)建新的晶體管。
今年以來，臺(tái)積電、英特爾、三星等半導(dǎo)體巨頭都在晶體管結(jié)構(gòu)和二維半導(dǎo)體材料領(lǐng)域發(fā)布了重量級(jí)的研究成果，誰也不肯落后對(duì)手一步。臺(tái)積電在 5 月份剛剛發(fā)布用半金屬鉍解決二維半導(dǎo)體材料高電阻問題的研究，英特爾就在剛剛結(jié)束的 IEEE 國際電子器件會(huì)議（International Electron Devices Meeting，IEDM）上發(fā)布了基于另外兩種半金屬的二維半導(dǎo)體材料研究。
此外，英特爾、三星和 IBM 也在 IEDM 這一頂級(jí)半導(dǎo)體、電子論壇上發(fā)表了新的晶體管研究進(jìn)展。隨著芯片制程的不斷演進(jìn)，誰能先對(duì)手一步實(shí)現(xiàn)晶體管微縮，誰就能掌握未來芯片乃至科技領(lǐng)域的話語權(quán)，這場(chǎng)競(jìng)爭(zhēng)甚至可能決定誰是未來十年的芯片霸主。
芯東西將通過今年最新的晶體管結(jié)構(gòu)和二維半導(dǎo)體材料研究進(jìn)展，揭示在埃米級(jí)別的晶體管結(jié)構(gòu)，呈現(xiàn)這場(chǎng)凝聚人類技術(shù)結(jié)晶的競(jìng)爭(zhēng)。
01.從平面到立體，英特爾實(shí)現(xiàn) 55nm 柵極間距自對(duì)準(zhǔn) 3D 晶體管
晶體管作為芯片中最基本的單元，其結(jié)構(gòu)革新一直是芯片制程演進(jìn)的重要方向。作為此前的芯片霸主，英特爾一直在探索最新的芯片制程。
在英特爾內(nèi)部，有一個(gè)名為英特爾組件研究的部門專注于前沿研發(fā)，該團(tuán)隊(duì)被稱作“英特爾技術(shù)研發(fā)部門中的研究團(tuán)隊(duì)”，也是今年在 IEDM 會(huì)議上英特爾論文的作者。
今年 IEDM 英特爾在硅基 3D 堆疊的 RibbonFET 晶體管結(jié)構(gòu)和依序堆疊的 CFET 晶體管結(jié)構(gòu)上都取得了研究進(jìn)展，為了方便理解，英特爾給出了一個(gè)比較詳細(xì)的演進(jìn)過程。
自 2011 年 FinFET 結(jié)構(gòu)被推出以來，晶體管結(jié)構(gòu)就從平面逐漸走向了 3 維，這也是行業(yè)中普遍采用的一種方案。
▲ 傳統(tǒng)的平面晶體管結(jié)構(gòu)（左）和 FinFET 晶體管結(jié)構(gòu)（右）（圖片來源：英特爾）
今年 7 月，英特爾公布了自己的 RibbonFET 晶體管結(jié)構(gòu)以及新的制程命名方案。RibbonFET 是英特爾對(duì) Gate All Around（GAA，全環(huán)繞柵極）晶體管的實(shí)現(xiàn)，計(jì)劃被用于英特爾 20A 節(jié)點(diǎn)上。
▲ RibbonFET 晶體管結(jié)構(gòu)（圖片來源：英特爾）
雖然今年英特爾才正式發(fā)布了 RibbonFET 晶體管結(jié)構(gòu)，但其實(shí)英特爾早已開始探索和研究將 PMOS 和 NMOS 兩極垂直堆疊的晶體管結(jié)構(gòu)，這種結(jié)構(gòu)使晶體管面積縮小了一半。
一般來說，實(shí)現(xiàn) 3D 堆疊的方式有兩種。一種是依序（sequential），即先把下面一層做好，在做上一層實(shí)現(xiàn)堆疊結(jié)構(gòu)；第二種是自對(duì)準(zhǔn)（Self-aligned），可以直接在一片晶圓上同時(shí)進(jìn)行兩層晶體管的制造。
自對(duì)準(zhǔn)相比依序方法，其實(shí)現(xiàn)難度更高、工序更加復(fù)雜，但是應(yīng)用這種方法大規(guī)模生產(chǎn)的晶體管制造時(shí)間和成本更低。
早在 2019 年，英特爾就發(fā)布了一篇將硅基 PMOS 堆疊在氮化鎵 NMOS 的研究。同時(shí)，英特爾還推出了一種將鍺基（Ge）RibbonFET PMOS 依序堆疊在了硅基 FinFET NOMS 上的 CFET（互補(bǔ)場(chǎng)效應(yīng)晶體管）結(jié)構(gòu)。
▲ 英特爾 2019 年發(fā)布的兩種晶體管結(jié)構(gòu)（圖片來源：英特爾）
2020 年，英特爾實(shí)現(xiàn)了 3D 堆疊的 multi-RibbonFET 硅晶體管，而且這是采用了自對(duì)準(zhǔn)的工藝，這代表英特爾不用先后制作上下部分進(jìn)行封裝，而是同時(shí)堆疊制造上下晶體管，減少了制作工序、時(shí)間和成本。
▲ 采用自對(duì)準(zhǔn)技術(shù)的 3D 堆疊 multi-RibbonFET 硅晶體管（圖片來源：英特爾）
今年的 IEDM 上，英特爾再次發(fā)表了有關(guān)硅基 3D 堆疊的 RibbonFET 晶體管結(jié)構(gòu)和依序堆疊的 CFET 晶體管結(jié)構(gòu)研究。其中，英特爾依序?qū)崿F(xiàn)的 CFET 晶體管達(dá)到了“創(chuàng)紀(jì)錄”的性能，而自對(duì)準(zhǔn) multi-RibbonFET 硅晶體管實(shí)現(xiàn)了 55nm 的柵極間距。
英特爾稱，這種 3D 堆疊實(shí)現(xiàn)了 30%-50% 的面積提升。英特爾制造、供應(yīng)鏈和營(yíng)運(yùn)集團(tuán)副總裁兼戰(zhàn)略規(guī)劃部聯(lián)席總經(jīng)理盧東暉曾感慨，為了實(shí)現(xiàn)晶體管微縮，各個(gè)公司簡(jiǎn)直用盡了元素周期表上的元素，很多新材料就連自己這樣的材料學(xué)博士也沒有接觸過。
▲ 英特爾分別用依序和自對(duì)準(zhǔn)實(shí)現(xiàn)的技術(shù)突破（圖片來源：英特爾）
02. 東京電子路線圖直指 0.7nm，IBM、三星聯(lián)合發(fā)布新晶體管結(jié)構(gòu)
除了英特爾，臺(tái)積電、三星、IMEC（比利時(shí)微電子研究中心）、IBM 等廠商和科研機(jī)構(gòu)都在研發(fā)新的晶體管結(jié)構(gòu)。
2017 年，IMEC 首次公開提出 Forksheet 器件結(jié)構(gòu)用來微縮 SRAM，2019 年 IMEC 又將這一器件結(jié)構(gòu)用在邏輯芯片標(biāo)準(zhǔn)單元中。仿真結(jié)果顯示，F(xiàn)orksheet 已比傳統(tǒng)納米片有 10% 的速度增益。
根據(jù)東京電子今年 10 月發(fā)布的邏輯芯片路線圖來看，這種 Forksheet 器件結(jié)構(gòu)將用于 1.4nm 節(jié)點(diǎn)上，其芯片密度將是 2nm 的 1.65 倍。
▲ 東京電子從 FinFET 到第二代 CFET 的邏輯芯片路線圖（圖片來源：東京電子）
今年的 IEDM 會(huì)議上，IBM 和三星共同宣布了一種新的垂直晶體管架構(gòu) VTFET。
由于 FinFET 晶體管性能受到嚴(yán)重的縮放限制，VTFET 則保持了良好的靜電和寄生參數(shù)，在同等功率下 VTFET 晶體管提供了縮放 FinFET 晶體管 2 倍的性能，而在等效頻率下，VTFET 可以節(jié)省 85% 的功率。
IBM 稱，這種新的晶體管結(jié)構(gòu)能夠使半導(dǎo)體器件持續(xù)微縮、提升手機(jī)使用時(shí)間、降低加密采礦等能源密集型流程功耗，以及使物聯(lián)網(wǎng)和邊緣設(shè)備能夠在更多樣的環(huán)境中運(yùn)行等。
▲ IBM / 三星的 VTFET 晶體管結(jié)構(gòu)和 FinFET 晶體管結(jié)構(gòu)對(duì)比（圖片來源：IBM）
03. 臺(tái)積電率先突破高電阻難題，英特爾制備方法兼容當(dāng)前產(chǎn)線
除了晶體管結(jié)構(gòu)，新材料是維持制程演進(jìn)的另一關(guān)鍵因素。當(dāng)前晶體管中電流通道往往采用硅基材料，但是硅基材料的問題在于不斷微縮后會(huì)出現(xiàn)量子效應(yīng)，難以適用于更小的晶體管中。
相比硅基材料，二維半導(dǎo)體材料天生具有實(shí)現(xiàn)先進(jìn)制程的潛力。目前，較有代表性的二維半導(dǎo)體材料是過渡金屬硫化物（TMD），如二硫化鎢（WuS2）、二硫化鉬（MoS2）等。
▲ r-TMD 薄膜的結(jié)構(gòu)（圖片來源：Nature）
而二維半導(dǎo)體材料應(yīng)用面臨的最大障礙是其獨(dú)特結(jié)構(gòu)帶來的高電阻、低電流困難以及如何兼容當(dāng)前工藝流程進(jìn)行大規(guī)模批量生產(chǎn)等問題。
今年 5 月份，臺(tái)積電、中國臺(tái)灣大學(xué)和麻省理工學(xué)院聯(lián)合在 Nature 上發(fā)表了用半金屬鉍作為接觸電極的研究，在單層 MOS2 上實(shí)現(xiàn)了 123 微歐姆米的接觸電阻率和 1135μA/μm 的電流密度，實(shí)現(xiàn)了在電阻率和電流密度上的突破。這使二維半導(dǎo)體尺寸有望接近量子極限，成為 1nm 制程的關(guān)鍵技術(shù)突破。
▲ 具有單層半導(dǎo)體（MoS2）的二維場(chǎng)效應(yīng)晶體管原理圖（圖片來源：Nature）
英特爾在二維半導(dǎo)體材料的研究上也不甘落后，在今年的 IEDM 會(huì)議上，其發(fā)布了采用銻（Sb）和釕（Ru）用作 NOMS 和 PMOS 接觸電極的研究。憑借該研究，英特爾將晶體管通道從 FinFET 結(jié)構(gòu)的 15nm 縮短到了 5nm。
英特爾還制作了四種 TMD 薄膜，分別是 MoS2、WS2、WSe2 和 MoSe2，以測(cè)試這些二維半導(dǎo)體材料的性能。最重要的是這四種二維半導(dǎo)體材料薄膜都是在 BEOL（后道工序）環(huán)境中生長(zhǎng)的，其生長(zhǎng)溫度從 300°C 到 1000°C，與當(dāng)前的大規(guī)模生產(chǎn)方法兼容。
▲ 英特爾二維半導(dǎo)體薄膜（來源：IEEE）
04. 結(jié)語：先進(jìn)制程帶來更優(yōu)成本、良率，未來競(jìng)爭(zhēng)將愈加激烈
隨著晶體管結(jié)構(gòu)從 FinFET 到 CFET，雖然不同廠商的方案不同，但整體來說晶體管結(jié)構(gòu)越來越立體，并進(jìn)行 3D 堆疊以節(jié)省芯片面積；材料則逐步變?yōu)槎S，以保持微縮。
但是就像英特爾盧東暉說得那樣，工業(yè)生產(chǎn)中最重要的問題并不是有沒有，而是如何讓新技術(shù)最大程度兼容現(xiàn)有的產(chǎn)線設(shè)備，實(shí)現(xiàn)良率和成本的最優(yōu)解。
反過來，制程工藝的迭代也會(huì)帶來成本和良率上的升級(jí)，因此盡管芯片制程的演進(jìn)確實(shí)越來越困難，但人們對(duì)于更高性能、更低成本的追求不會(huì)改變?？梢灶A(yù)見，在未來，先進(jìn)制程的競(jìng)爭(zhēng)將愈加激烈。
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