近日，據(jù)外媒報道，CXL 聯(lián)盟已發(fā)布其 Compute eXpress Link (CXL) 規(guī)范的 3.0 版，以在整個行業(yè)的支持下將數(shù)據(jù)中心內(nèi)存系統(tǒng)的帶寬翻倍。
CXL 3.0 使用最新版本的 PCI Express PCIe 6.0，將數(shù)據(jù)速率翻倍至 64GT / s，與 CXL 2.0 相比沒有增加延遲，并增加了點對點內(nèi)存互連。驗證 IP 已由 Avery Design Systems 推出，而 Synopsys 和 Cadence Design Systems 擁有支持新規(guī)范的控制器 IP。這允許將內(nèi)存組合輕松添加到數(shù)據(jù)中心服務(wù)器，以支持機(jī)器學(xué)習(xí) (ML) 和人工智能 (AI) 增加的內(nèi)存需求，以及 CPU、GPU 和專用 AI 加速器芯片的組合。
ARM、英特爾、Marvell、Rambus 和三星電子以及內(nèi)存制造商 SK hynix 和 Micron 以及測試設(shè)備制造商 Teledyne LeCroy 也在支持該技術(shù)。
CXL 作為一種開放性的互聯(lián)協(xié)議，能夠讓 CPU 與 GPU、FPGA 或其他加速器之間實現(xiàn)高速高效的互聯(lián)，滿足現(xiàn)今高性能異構(gòu)計算的要求，并且提供更高的帶寬及更好的內(nèi)存一致性。
在 CXL 3.0 規(guī)范中，引入了結(jié)構(gòu)功能和管理、改進(jìn)的內(nèi)存池、增強(qiáng)的一致性以及對等通信；數(shù)據(jù)傳輸速率翻倍提升至 64 GT / s，且與 CXL 2.0 相比并沒有增加延遲；同時向后兼容 CXL 2.0、CXL 1.1 和 CXL 1.0 版規(guī)范。
“CXL 3.0 規(guī)范的新功能解決了需要更高帶寬、可擴(kuò)展性和安全性的高性能計算應(yīng)用程序中的數(shù)據(jù)密集型工作負(fù)載。作為 CXL 聯(lián)盟的積極貢獻(xiàn)者，Synopsys 已經(jīng)讓領(lǐng)先的客戶能夠集成符合標(biāo)準(zhǔn)的 Synopsys CXL 3.0 PHY、控制器、IDE 安全模塊和驗證 IP，幫助他們盡早開始其先進(jìn)的芯片設(shè)計，”新思科技解決方案集團(tuán)營銷與戰(zhàn)略高級副總裁 John Koeter 表示。
“現(xiàn)代數(shù)據(jù)中心需要異構(gòu)和可組合的架構(gòu)來支持人工智能和機(jī)器學(xué)習(xí)等應(yīng)用程序的計算密集型工作負(fù)載 —— 我們將繼續(xù)發(fā)展 CXL 技術(shù)以滿足行業(yè)需求，”CXL 聯(lián)盟主席 Siamak Tavallaei 說?！坝晌覀儗ｉT的技術(shù)工作組成員開發(fā)，CXL 3.0 規(guī)范將在可組合的分解基礎(chǔ)設(shè)施中啟用新的使用模型。”
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