IT之家 10 月 13 日消息，TheLec 報(bào)道稱，三星正計(jì)劃使用一種稱為背面供電網(wǎng)絡(luò) (BSPDN) 的技術(shù)來開發(fā) 2 納米，而該技術(shù)其實(shí)是上周剛剛由研究員 Park Byung-jae 在三星 SEDEX 2022 上推出的一種新技術(shù)。
簡單來說，這種方案給出了除制程縮進(jìn)和 3D 封裝外的另一個(gè)方向：開發(fā)晶圓背面。
Park 表示，在代工市場，技術(shù)正在從高 k 金屬柵極平面 FET 發(fā)展到 FinFET 再到 MBCFET 和現(xiàn)在的 BSPDN。
現(xiàn)階段主要使用的 FinFET（過去被稱為 3D 晶體管）是 10nm 工藝發(fā)展過程中的關(guān)鍵芯片設(shè)計(jì)技術(shù)，其采用了三面包覆式的柵極設(shè)計(jì)，可以在三個(gè)側(cè)面圍起電流通道，以此減少漏電（電子泄露），但 5nm 甚至 3nm 工藝的發(fā)展意味著 FinFET 將面臨落伍，因此業(yè)界研發(fā)出了四面環(huán)繞式的全柵極或 GAA 技術(shù)。
然后，工廠在這一基礎(chǔ)上添加了它所謂的納米片而不是納米線，并將該技術(shù)稱為 MBCFET。但這里要說的 BSPDN 與此不同，可以理解為三星、英特爾和臺積電使用的小芯片設(shè)計(jì)的演變。
借助小芯片技術(shù)方案，我們可以在單個(gè)芯片上應(yīng)用同種工藝，也可以連接來自不同代工廠不同工藝制造的各種芯片，這也是英特爾 14 代酷睿和 AMD 銳龍采用的技術(shù)方案，它也稱為 3D-SoC，可以同時(shí)將邏輯電路和內(nèi)存模塊并在一起。
據(jù)介紹，BSPDN 與前端供電網(wǎng)絡(luò)不同，它主要是利用后端；正面將具有邏輯功能，而背面將用于供電或信號路由。
IT之家了解到，BSPDN 的概念于 2019 年在 IMEC 上首次被提出，當(dāng)時(shí)有一篇引用該技術(shù)的 2nm 論文也在 2021 年的 IEDM 上進(jìn)行了發(fā)表。
作者在這篇韓文名為《SRAM 宏和使用 2nm 工藝后端互連的邏輯設(shè)計(jì)和優(yōu)化》的論文提出，將供電網(wǎng)絡(luò)等功能移至芯片背面，從而解決僅使用正面造成的布線堵塞問題。據(jù)稱，與 FSPDN 相比，BSPDN 的性能可提高 44%，同時(shí)功率效率提高 30%。
Imec 高級研究員、研發(fā)副總裁兼 3D 系統(tǒng)集成項(xiàng)目總監(jiān) Eric Beyne 表示：“小芯片涉及單獨(dú)設(shè)計(jì)和處理的小芯片芯片。一個(gè)比較著名的例子是高帶寬存儲器 (HBM)—— 也就是動(dòng)態(tài)隨機(jī)存取存儲器 (DRAM) 芯片的堆棧。該內(nèi)存堆棧通過接口總線連接到處理器芯片，這將它們的使用限制在容忍延遲的應(yīng)用程序中。因此，小芯片概念永遠(yuǎn)不會允許在邏輯與快速、一級和中級緩存存儲器之間進(jìn)行快速訪問?！?/p>
通過 3D-SOC 集成，我們可以使用直接和較短的互連來實(shí)現(xiàn)內(nèi)存邏輯分區(qū)，從而顯著提高性能。在論文中，作者展示了 3D-SOC 設(shè)計(jì)的優(yōu)化實(shí)現(xiàn)，內(nèi)存宏位于 Die 的頂部，其余邏輯位于 Die 的底部 —— 與 2D 設(shè)計(jì)相比，其工作頻率足足提高了 40%。
高性能 3D-SOC 系統(tǒng)的一種可能劃分涉及將部分或全部存儲器宏放置在 Die 的頂部，而將邏輯放置在 Die 底部。
在技術(shù)方面，這可以通過使用低溫晶圓對晶圓鍵合技術(shù)將“邏輯晶圓”的有源正面鍵合到“存儲器晶圓”的有源正面來實(shí)現(xiàn)。在這種配置中，兩個(gè)晶圓的原始背面現(xiàn)在都位于 3D-SOC 系統(tǒng)的外部。
Eric Beyne 說：“我們現(xiàn)在可以考慮利用這些芯片的‘自由’背面進(jìn)行信號路由或直接為‘邏輯晶圓’中的晶體管供電。傳統(tǒng)上，信號路由和電力傳輸發(fā)生在晶圓的正面，它們在復(fù)雜的后端互連方案中爭奪空間。在這些設(shè)計(jì)中，硅片的背面僅用作載體。2019 年，Arm 的模擬首次顯示了在 CPU) 設(shè)計(jì)中使用 BSPDN 的有益影響，CPU 實(shí)施了由 imec 開發(fā)的 3nm 工藝。在此設(shè)計(jì)中，位于晶圓減薄背面的互連金屬使用位于掩埋電源軌上的硅通孔 (TSV) 連接到硅片正面的 3nm 晶體管。
因此，當(dāng)實(shí)現(xiàn) BSPDN 以提供位于“邏輯存儲器”3D-SOC 底部的耗電核心邏輯電路時(shí)，可以預(yù)期額外的性能提升。還可以考慮替代 3D-SOC 分區(qū)，其中部分內(nèi)存塊（例如 L1 級緩存靜態(tài)隨機(jī)存取內(nèi)存 (SRAM)）也位于底部裸片中，也由背面供電。
除了擴(kuò)展 3D-SOC 設(shè)計(jì)的可能性之外，BSPDN 還被提議用于單片單芯片邏輯和 SRAM 片上系統(tǒng) (SOC)，它們可以幫助進(jìn)一步的設(shè)備和 IC 擴(kuò)展。
imec 項(xiàng)目經(jīng)理 Geert Van der Plas 說：“將供電網(wǎng)絡(luò)移至硅片背面已被證明是一種有趣的方法，可以解決線路后端 (BEOL) 路由擁塞挑戰(zhàn)并減少 IR 壓降。與 3D-SOC 方法的主要區(qū)別在于，現(xiàn)在將偽晶圓鍵合到目標(biāo)晶圓上，以實(shí)現(xiàn)背面晶圓減薄和金屬化?！?imec 的合作伙伴之一當(dāng)時(shí)就宣布將在其未來的節(jié)點(diǎn)芯片之一中實(shí)施這樣的 BSPDN 概念。
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