AMD 第二代 3D 緩存處理器細節(jié)分享：Chiplet 基于 7nm 打造，帶寬高達 2.5 TB / s

IT之家 3 月 5 日消息，得益于顛覆性的 3D 芯片堆疊技術(shù)，AMD Ryzen 9 7950X3D 已成為目前最強的游戲處理器之一，但奇怪的是，該公司在發(fā)布 Ryzen 7000X3D 時沒有提到任何關(guān)于其新的第二代 3D V-Cache 細節(jié)。

AMD 在最近的一次技術(shù)會議上向外媒分享了一些細節(jié)。據(jù)介紹，這顆 Chiplet 芯片仍采用 7nm 工藝，但峰值帶寬提高到了 2.5 TB / s，而初代 3D V-Cache 峰值帶寬為 2TB /s。

此外，我們還拿到了 AMD Ryzen 7000 處理器的新型 6nm I / O 芯片的新圖片和參數(shù)。

總的來說，AMD 第二代 3D V-Cache 技術(shù)比第一代技術(shù)再次向前邁出了一大步。

首先，AMD 的 3D V-Cache 技術(shù)將一顆額外的 L3 SRAM 芯片直接堆疊在計算芯片 (CCD) 芯片的中心，從而將其與溫度較高的核心隔離開來。這顆芯片為它帶來了 96MB 3D 緩存，從而提高了對延遲敏感類應(yīng)用程序的性能表現(xiàn)，比如游戲。

AMD 在 2023 年國際固態(tài)電路會議 (ISSCC) 上展示了一些關(guān)于第二代 3D V-Cache 實現(xiàn)的新技術(shù)，并就 Zen 4 架構(gòu)進行了演示。

AMD 上一代 3D V-Cache 將 L3 SRAM 芯片堆疊在 7nm Zen 3 CCD 上，而新一代的 L3 SRAM 芯片依然堅持采用了 7nm 工藝，但它需要堆疊在更小的 5nm Zen 4 CCD 上。這就造成了尺寸不匹配，因此需要進行一些修改，最終大幅提高了其晶體管密度。

與之前一樣，這顆額外的 L3 SRAM 緩存帶來了 4 個 clock 的時鐘信號延滯，但 L3 芯片和基本芯片之間的帶寬增加到 2.5 TB / s，比之前的 2 TB / s 提高了 25%。

這顆 L3 SRAM 芯片通過兩種類型的 TSV 硅通孔連接到基礎(chǔ)模芯片部分。其中 Power TSV 負責(zé)傳輸能量，Signal TSV 負責(zé)傳輸數(shù)據(jù)。

在第一代 L3 SRAM 芯片設(shè)計中，兩種類型的 TSV 都位于基礎(chǔ)芯片的 L3 區(qū)域，然而隨著 5nm 工藝的改進，基礎(chǔ)芯片上的 L3 緩存部分的面積現(xiàn)在有所減少。因此，即使 7nm 的 L3 SRAM 芯片面積更小，它現(xiàn)在也與 L2 緩存 (前一代只重疊了 L3 緩存部分) 發(fā)生重疊，所以 AMD 不得不改變基本芯片和 L3 SRAM 芯片中的 TSV 連接設(shè)計。

隨著基礎(chǔ)芯片上 5nm L3 高速緩存部分晶體管密度增加，AMD 不得不將 Power TSV 從 L3 擴展到 L2 區(qū)域。

對于基礎(chǔ)芯片，AMD 在 L3 緩存、數(shù)據(jù)路徑和控制邏輯上實現(xiàn)了 0.68 倍的有效面積縮放（與舊的 7nm 芯片相比），因此 L3 緩存中 TSV 物理空間更小。

Signal TSV 依然保留在基礎(chǔ)芯片上的 L3 緩存區(qū)域內(nèi)，但 AMD 通過應(yīng)用從第一代設(shè)計中學(xué)到的知識以及 DTCO 改進，將 L3 緩存中的 TSV 區(qū)域縮小了 50%，以減少新接口設(shè)計中的額外電路。

IT之家提醒，AMD 的 3D 芯片堆疊技術(shù)基于 臺積電的 SoIC 技術(shù)，而臺積電的 SoIC 是無凸點的設(shè)計，這意味著兩個芯片之間的連接不會使用微凸塊或焊料。AMD 表示，它使用了相同的基本鍵合 / 粘合工藝，并進行了持續(xù)的工藝和 DTCO 改進，但最小 TSV 間距并未改變。

此外，L3 SRAM 小芯片也與 CPU 內(nèi)核保持在同一功率區(qū)域，因此無法獨立調(diào)整。也正因為電壓不能超過~1.15V，所以配備緩存的小芯片的頻率也不會太高。

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