IT之家 2 月 29 日消息，下一代光刻技術(shù) High-NA EUV 即將在未來數(shù)年中投入使用，但其目前面臨單芯片最大面積減半的問題。為此英特爾和比利時(shí)半導(dǎo)體研究機(jī)構(gòu) imec 近日分別給出了解決思路。
在目前的光刻中，單芯片極限面積（視場(chǎng)）為 26*33=858mm2。根據(jù)IT之家的了解，為了實(shí)現(xiàn)更精確的光刻效果，High-NA 光刻機(jī)采用了變形透鏡，導(dǎo)致在 X 和 Y 方向上的縮小倍率不同，視場(chǎng)尺寸減半至 26*16.5=429mm2。
以英偉達(dá)芯片為例，其 A100 計(jì)算卡上的 GA100 核心面積高達(dá) 826 mm2，逼近目前面積上限；而在 High-NA 光刻時(shí)代，芯片最大面積無法達(dá)到用于 RTX 2070 等顯卡的 TU106 核心的 445mm2。
視場(chǎng)減小意味著大芯片難以使用單芯片方案制造。就此英特爾和 imec 各自提出了解決方案。
英特爾 CEO 帕特?基辛格（Pat Gelsinger）在接受科技博客 More Than Moore 采訪時(shí)表示，正與 ASML 等合作方探索采用更大掩膜的可能。
視場(chǎng)尺寸和掩膜大小相關(guān)，目前行業(yè)一般使用 6 英寸 * 6 英寸規(guī)格掩膜，而通過將掩膜大小加倍（6 英寸 * 12 英寸），可以將 High-NA 光刻的視場(chǎng)大小恢復(fù)到目前水平。
據(jù)外媒 Bits&Chips 消息，業(yè)界曾拒絕在 High-NA EUV 光刻中翻倍掩膜大小的選擇，因?yàn)楫?dāng)時(shí)認(rèn)為沿用現(xiàn)有 EUV 掩膜尺寸更具經(jīng)濟(jì)效益。不過現(xiàn)在，英特爾作為 High-NA EUV 最熱情的支持者，希望重新就此討論。
另一方面，imec 表示將在本周的 2024 年 SPIE 先進(jìn)光刻和圖案化會(huì)議上展示視場(chǎng)拼接技術(shù)原型。此方案在曝光時(shí)先后完成兩個(gè)半場(chǎng)的掃描，兩部分拼接形成一個(gè)全視場(chǎng)圖案。imec 表示，其將分享在現(xiàn)有 0.33NA EUV 光刻機(jī)上實(shí)現(xiàn)視場(chǎng)拼接技術(shù)的最新見解，并認(rèn)為該方案可減少 High-NA 時(shí)代應(yīng)對(duì)視場(chǎng)縮小而變更設(shè)計(jì)的需求。
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