IT之家 4 月 21 日消息，2025 年超大規(guī)模集成電路研討會（VLSI Symposium）定于 2025 年 6 月 8 日至 12 日在日本京都舉行，這是半導(dǎo)體領(lǐng)域的頂級國際會議。
VLSI 官方今日發(fā)布預(yù)覽文檔，簡要介紹了一系列將于 VLSI 研討會上公布的論文，例如 Intel 18A 工藝技術(shù)細(xì)節(jié)。
相較于 Intel 3 制程， Intel 18A 節(jié)點(diǎn)在性能、能效及面積（PPA）指標(biāo)上均實(shí)現(xiàn)顯著提升，將為消費(fèi)級客戶端產(chǎn)品與數(shù)據(jù)中心產(chǎn)品帶來實(shí)質(zhì)性提升。
英特爾聲稱，在相同電壓（1.1V）和復(fù)雜度條件下，Intel 18A 制程可為標(biāo)準(zhǔn) Arm 核心子模塊帶來 25% 的性能提升；當(dāng)保持相同頻率和 1.1V 電壓時(shí)，功耗較 Intel 3 降低 36%。
在低壓狀態(tài)（0.75V）下，Intel 18A 制程可實(shí)現(xiàn) 18% 的性能提升并同時(shí)降低 38% 的功耗。同時(shí)，該工藝相較 Intel 3 實(shí)現(xiàn)了 0.72 的面積微縮。
作為英特爾首個(gè)采用全環(huán)繞柵極（GAA）RibbonFET 晶體管與 PowerVia 背面供電網(wǎng)絡(luò)（BSPDN）的制造工藝，這兩項(xiàng)核心技術(shù)成為 PPA 優(yōu)勢的核心支撐。
在采用標(biāo)準(zhǔn)單元布局進(jìn)行對比時(shí)，18A 工藝的高性能（HP）庫單元高度從 240CH 降至 180CH，高密度（HD）庫從 210CH 縮減至 160CH，垂直尺寸平均縮減約 25%，這意味著晶體管密度與面積效率的顯著提升。
PowerVia 技術(shù)通過將供電線路轉(zhuǎn)移至芯片背面，釋放了正面信號布線空間，配合優(yōu)化的柵極、源漏極及接觸結(jié)構(gòu)，提升了單元集成密度與均質(zhì)性。這些技術(shù)改進(jìn)使得 18A 制程在單位面積性能與能效表現(xiàn)上取得突破，為先進(jìn)芯片設(shè)計(jì)提供支持。
量產(chǎn)方面，英特爾計(jì)劃今年晚些時(shí)間啟動(dòng) Panther Lake 處理器的量產(chǎn)，而數(shù)據(jù)中心芯片 Clearwater Forest 預(yù)計(jì) 2026 年初量產(chǎn)；首款基于 18A 工藝的第三方芯片設(shè)計(jì)預(yù)計(jì) 2025 年中期完成流片驗(yàn)證。
蘋果、英偉達(dá)、英特爾、Alphawave Semi 工程師共同署名了這篇關(guān)于 18A 制程 PAM-4 的研究論文。嚴(yán)格來說，這并不能證明兩家公司將引入 18A 工藝，但至少顯示出技術(shù)驗(yàn)證的意向。
英特爾高級副總裁、英特爾代工部門負(fù)責(zé)人 Kevin O'Buckley 在本月初舉行的英特爾 Vision 2025 活動(dòng)上宣布，根據(jù)已向客戶交付的硬件，英特爾代工目前最為先進(jìn)的 Intel 18A 邏輯制程已進(jìn)入風(fēng)險(xiǎn)試產(chǎn)（IT之家注：Risk Production）階段。
這意味著 Intel 18A 已經(jīng)技術(shù)凍結(jié)，客戶在驗(yàn)證中對該制程的表現(xiàn)感到滿意。英特爾的下一步是實(shí)現(xiàn) Intel 18A 的產(chǎn)能爬坡，確保在這一節(jié)點(diǎn)上同時(shí)滿足對技術(shù)和規(guī)?；男枨?，并在今年下半年實(shí)現(xiàn)最終量產(chǎn)。
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